要自己编程清零的D触发器，你可以使用VHDL或Verilog语言来描述其硬件行为。以下是使用VHDL语言实现的一个异步清零的D触发器的示例代码：
```vhdl
library IEEE；
use IEEE.std_logic_1164.all；
entity dffe is
Port （ clk : in std_logic；
clrn : in std_logic；
wen : in std_logic；
d : in std_logic；
q : out std_logic）；
end dffe；
architecture Behavioral of dffe is
begin
always @（posedge clk or negedge clrn） begin
if （clrn = '0'） then
-- 异步清零，无论时钟信号如何，只要使能端有效（这里是低有效）就需要清零
q <= '0'；
elsif （wen = '1'） then
-- 同步使能，需要跟随时钟周期
q <= d；
else
-- 保持当前状态
q <= q；
end if；
end always；
end Behavioral；
```
在这个代码中，`dffe` 实体定义了一个D触发器，它有五个端口：`clk`（时钟信号）、`clrn`（异步复位信号）、`wen`（同步使能信号）、`d`（数据输入）和`q`（输出）。在`architecture Behavioral`部分，我们定义了一个`always`过程块，它会在时钟信号的上升沿或异步复位信号的下降沿触发。如果异步复位信号有效（即`clrn`为低电平），则输出`q`被清零。如果同步使能信号有效（即`wen`为高电平），则输出`q`被设置为数据输入`d`的值。在其他情况下，输出`q`保持当前状态。
你可以将这段代码保存到一个文件中，例如`dffe.vhdl`，然后使用VHDL编译器来合成这个设计。如果你使用的是FPGA开发工具，如Xilinx Vivado或Intel Quartus，你可以将这个设计实例化到你的项目中，并连接到相应的信号和端口。
请注意，这只是一个基本的示例，实际应用中可能需要根据具体需求进行调整，例如添加更多的功能和优化时序。此外，如果你需要设计一个具有同步清零功能的D触发器，可以在`always`过程中添加对时钟信号的上升沿的检查，如下所示：
```vhdl
always @（posedge clk or negedge clrn） begin
if （clrn = '0'） then
-- 异步清零
q <= '0'；
elsif rising_edge（clk） then
-- 同步使能
q <= d；
else
-- 保持当前状态
q <= q；
end if；
end always；
```
在这个修改后的版本中，`q`在异步复位信号有效时被清零，在时钟信号的上升沿被设置为数据输入`d`的值，在其他情况下保持当前状态。