VHDL（VHSIC Hardware Description Language）是一种用于描述数字系统硬件的编程语言。一个VHDL程序通常包括以下几个部分：
库（LIBRARY）
引入标准库或用户自定义库，以使用预定义的数据类型、函数和子程序等。
实体（ENTITY）
描述模块或子模块的接口，包括输入和输出信号。
架构（ARCHITECTURE）
描述模块或子模块的行为或结构，即硬件的实现细节。
配置（CONFIGURATION）
用于对实体进行配置，指定实体的具体实现方式。
程序包（PACKAGE）
包含预定义的函数、子程序和类型，供其他设计使用。
下面是一个简单的VHDL程序示例，描述一个2输入与门（AND Gate）的功能：
```vhdl
library IEEE; -- 引入标准库
use IEEE.STD_LOGIC_1164.ALL; -- 使用逻辑信号类型
-- 定义实体，描述接口
entity AND_Gate is
Port (
A : in STD_LOGIC; -- 输入信号A
B : in STD_LOGIC; -- 输入信号B
Y : out STD_LOGIC -- 输出信号Y
);
end AND_Gate;
-- 定义结构体，描述电路行为
architecture Behavioral of AND_Gate is
begin
Y <= A and B; -- 输出等于A与B的逻辑与
end Behavioral;
```
详细步骤说明：
引入标准库
```vhdl
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
```
这两行代码引入了IEEE标准库，并使用了其中的`STD_LOGIC_1164`包，该包定义了基本的逻辑信号类型`STD_LOGIC`。
定义实体
```vhdl
entity AND_Gate is
Port (
A : in STD_LOGIC; -- 输入信号A
B : in STD_LOGIC; -- 输入信号B
Y : out STD_LOGIC -- 输出信号Y
);
end AND_Gate;
```
实体部分定义了与门的接口，包括两个输入信号`A`和`B`，以及一个输出信号`Y`。
定义架构
```vhdl
architecture Behavioral of AND_Gate is
begin
Y <= A and B; -- 输出等于A与B的逻辑与
end Behavioral;
```
架构部分描述了与门的行为，即输出信号`Y`等于输入信号`A`和`B`的逻辑与操作。
编写测试平台（Testbench）：
为了验证与门的功能，可以编写一个测试平台（Testbench）：
```vhdl
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity tb_and_gate is
end tb_and_gate;
architecture Behavioral of tb_and_gate is
signal A, B, Y : STD_LOGIC;
begin
-- 实例化被测试的设计单元
UUT: entity work.AND_Gate port map (
A => A,
B => B,
Y => Y
);
-- 生成输入信号
process
begin
A <= '0';
B <= '0';
wait for 10 ns;
A <= '1';
B <= '0';
wait for 10 ns;
A <= '1';
B <= '1';
wait for 10 ns;
A <= '0';
B <= '1';
wait;
end process;
-- 监视输出信号，验证结果是否符合预期
assert false report "End of simulation" severity failure;
end Behavioral;
```
在这个测试平台中，我们实例化了与门，并生成了不同的输入信号组合，然后监视输出信号`Y`，以验证其是否符合预期。
通过以上步骤，你可以编写一个简单的VHDL程序来描述一个与门的功能，并通过测试平台进行验证。